Difference between revisions of "Address Card firmware"

From MCEWiki
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== Latest Stable Release ==
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= Firmware Revision Listing =
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'''v 2.0.7 (ac_v02000007)'''
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== Revision 5.0.0 (Latest Release) ==
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* '''Filename:''' ac_v05000000_22dec2008.sof
  
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* '''To Do:'''
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** ---
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* '''Features:'''
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** IMPORTANT:  Must be used in conjunction with firmware v05000000 of all other cards!!!
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** To increase data bandwidth, the spare LVDS line from each card to the Clock Card is now used
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* '''Details:'''
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** ---
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* '''Bugs:'''
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** None yet reported
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* '''FPGA Resource Usage''' (clk_card.fit.rpt):
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+---------------------------------------------------------------------+
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; Fitter Summary                                                      ;
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+--------------------------+------------------------------------------+
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; Fitter Status            ; Successful - Tue Jan 13 16:19:16 2009    ;
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; Quartus II Version      ; 8.1 Build 163 10/28/2008 SJ Full Version ;
 +
; Revision Name            ; addr_card                                ;
 +
; Top-level Entity Name    ; addr_card                                ;
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; Family                  ; Stratix                                  ;
 +
; Device                  ; EP1S10F780C5                            ;
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; Timing Models            ; Final                                    ;
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; Total logic elements    ; 9,383 / 10,570 ( 89 % )                  ;
 +
; Total pins              ; 279 / 427 ( 65 % )                      ;
 +
; Total virtual pins      ; 0                                        ;
 +
; Total memory bits        ; 196,096 / 920,448 ( 21 % )              ;
 +
; DSP block 9-bit elements ; 8 / 48 ( 17 % )                          ;
 +
; Total PLLs              ; 1 / 6 ( 17 % )                          ;
 +
; Total DLLs              ; 0 / 2 ( 0 % )                            ;
 +
+--------------------------+------------------------------------------+
 +
 +
* '''Timing Analyzer Summary''' (clk_card.tan.rpt):
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+----------------------------------------------------------------------
 +
; Timing Analyzer Summary                                             
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+----------------------------------------------------------+----------+
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; Type                                                    ; Slack    ;
 +
+----------------------------------------------------------+----------+
 +
; Worst-case tsu                                          ; N/A      ;
 +
; Worst-case tco                                          ; N/A      ;
 +
; Worst-case th                                            ; N/A      ;
 +
; Clock Setup: 'ac_pll:pll0|altpll:altpll_component|_clk0' ; 2.617 ns ;
 +
; Clock Setup: 'ac_pll:pll0|altpll:altpll_component|_clk2' ; 4.588 ns ;
 +
; Clock Hold: 'ac_pll:pll0|altpll:altpll_component|_clk0'  ; 0.539 ns ;
 +
; Clock Hold: 'ac_pll:pll0|altpll:altpll_component|_clk2'  ; 0.658 ns ;
 +
; Total number of failed paths                            ;          ;
 +
+----------------------------------------------------------+----------+
 +
 +
== Revision 2.0.7 ==
 
Features:
 
Features:
 
* Added the const_val39 command to support internal TES Bias ramping
 
* Added the const_val39 command to support internal TES Bias ramping
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* None so far
 
* None so far
  
−
== Firmware Links ==
+
= Firmware Links =
 
* [http://www.phas.ubc.ca/~mce/mcedocs/firmware/ac_fpga_programming_file_catalogue.pdf  Address Card Firmware Catalog]
 
* [http://www.phas.ubc.ca/~mce/mcedocs/firmware/ac_fpga_programming_file_catalogue.pdf  Address Card Firmware Catalog]
 
* [http://www.phas.ubc.ca/~mce/mcedocs/firmware/ Firmware Downloads]
 
* [http://www.phas.ubc.ca/~mce/mcedocs/firmware/ Firmware Downloads]
−
 
−
== FPGA Utilization ==
 
−
+-----------------------------------------------------------------------------------------------------+
 
−
; Fitter Resource Usage Summary                                                                      ;
 
−
+---------------------------------------------+-------------------------------------------------------+
 
−
; Resource                                    ; Usage                                                ;
 
−
+---------------------------------------------+-------------------------------------------------------+
 
−
; Total logic elements                        ; 8,982 / 10,570 ( 85 % )                              ;
 
−
;    -- Combinational with no register      ; 4414                                                  ;
 
−
;    -- Register only                        ; 1227                                                  ;
 
−
;    -- Combinational with a register        ; 3341                                                  ;
 
−
;                                            ;                                                      ;
 
−
; Logic element usage by number of LUT inputs ;                                                      ;
 
−
;    -- 4 input functions                    ; 6383                                                  ;
 
−
;    -- 3 input functions                    ; 730                                                  ;
 
−
;    -- 2 input functions                    ; 619                                                  ;
 
−
;    -- 1 input functions                    ; 565                                                  ;
 
−
;    -- 0 input functions                    ; 685                                                  ;
 
−
;                                            ;                                                      ;
 
−
; Logic elements by mode                      ;                                                      ;
 
−
;    -- normal mode                          ; 8563                                                  ;
 
−
;    -- arithmetic mode                      ; 419                                                  ;
 
−
;    -- qfbk mode                            ; 2006                                                  ;
 
−
;    -- register cascade mode                ; 0                                                    ;
 
−
;    -- synchronous clear/load mode          ; 3018                                                  ;
 
−
;    -- asynchronous clear/load mode        ; 4460                                                  ;
 
−
;                                            ;                                                      ;
 
−
; Total registers                            ; 4,568 / 13,052 ( 35 % )                              ;
 
−
; Total LABs                                  ; 991 / 1,057 ( 94 % )                                  ;
 
−
; Logic elements in carry chains              ; 450                                                  ;
 
−
; User inserted logic elements                ; 0                                                    ;
 
−
; Virtual pins                                ; 0                                                    ;
 
−
; I/O pins                                    ; 279 / 427 ( 65 % )                                    ;
 
−
;    -- Clock pins                          ; 1 / 16 ( 6 % )                                        ;
 
−
; Global signals                              ; 4                                                    ;
 
−
; M512s                                      ; 91 / 94 ( 97 % )                                      ;
 
−
; M4Ks                                        ; 60 / 60 ( 100 % )                                    ;
 
−
; M-RAMs                                      ; 0 / 1 ( 0 % )                                        ;
 
−
; Total memory bits                          ; 195,584 / 920,448 ( 21 % )                            ;
 
−
; Total RAM block bits                        ; 328,896 / 920,448 ( 36 % )                            ;
 
−
; DSP block 9-bit elements                    ; 8 / 48 ( 17 % )                                      ;
 
−
; PLLs                                        ; 1 / 6 ( 17 % )                                        ;
 
−
; Global clocks                              ; 4 / 16 ( 25 % )                                      ;
 
−
; Regional clocks                            ; 0 / 16 ( 0 % )                                        ;
 
−
; Fast regional clocks                        ; 0 / 8 ( 0 % )                                        ;
 
−
; SERDES transmitters                        ; 0 / 44 ( 0 % )                                        ;
 
−
; SERDES receivers                            ; 0 / 44 ( 0 % )                                        ;
 
−
; Average interconnect usage                  ; 31%                                                  ;
 
−
; Peak interconnect usage                    ; 43%                                                  ;
 
−
; Maximum fan-out node                        ; ac_pll:pll0|altpll:altpll_component|_clk0            ;
 
−
; Maximum fan-out                            ; 4760                                                  ;
 
−
; Highest non-global fan-out signal          ; dispatch:cmd0|dispatch_wishbone:wishbone|tga_o[3]~190 ;
 
−
; Highest non-global fan-out                  ; 913                                                  ;
 
−
; Total fan-out                              ; 47230                                                ;
 
−
; Average fan-out                            ; 5.01                                                  ;
 
−
+---------------------------------------------+-------------------------------------------------------+
 
  
 
== Wiki Links ==
 
== Wiki Links ==
 
* [http://e-mode.phas.ubc.ca/mcewiki/index.php/MCE_firmware  MCE Firmware Page]
 
* [http://e-mode.phas.ubc.ca/mcewiki/index.php/MCE_firmware  MCE Firmware Page]
 
* [http://e-mode.phas.ubc.ca/mcewiki/index.php/Main_Page  MCE Main Page]
 
* [http://e-mode.phas.ubc.ca/mcewiki/index.php/Main_Page  MCE Main Page]

Revision as of 16:54, 19 January 2009

Firmware Revision Listing

Revision 5.0.0 (Latest Release)

  • Filename: ac_v05000000_22dec2008.sof
  • To Do:
    • ---
  • Features:
    • IMPORTANT: Must be used in conjunction with firmware v05000000 of all other cards!!!
    • To increase data bandwidth, the spare LVDS line from each card to the Clock Card is now used
  • Details:
    • ---
  • Bugs:
    • None yet reported
  • FPGA Resource Usage (clk_card.fit.rpt):
+---------------------------------------------------------------------+
; Fitter Summary                                                      ;
+--------------------------+------------------------------------------+
; Fitter Status            ; Successful - Tue Jan 13 16:19:16 2009    ;
; Quartus II Version       ; 8.1 Build 163 10/28/2008 SJ Full Version ;
; Revision Name            ; addr_card                                ;
; Top-level Entity Name    ; addr_card                                ;
; Family                   ; Stratix                                  ;
; Device                   ; EP1S10F780C5                             ;
; Timing Models            ; Final                                    ;
; Total logic elements     ; 9,383 / 10,570 ( 89 % )                  ;
; Total pins               ; 279 / 427 ( 65 % )                       ;
; Total virtual pins       ; 0                                        ;
; Total memory bits        ; 196,096 / 920,448 ( 21 % )               ;
; DSP block 9-bit elements ; 8 / 48 ( 17 % )                          ;
; Total PLLs               ; 1 / 6 ( 17 % )                           ;
; Total DLLs               ; 0 / 2 ( 0 % )                            ;
+--------------------------+------------------------------------------+
  • Timing Analyzer Summary (clk_card.tan.rpt):
+----------------------------------------------------------------------
; Timing Analyzer Summary                                              
+----------------------------------------------------------+----------+
; Type                                                     ; Slack    ;
+----------------------------------------------------------+----------+
; Worst-case tsu                                           ; N/A      ;
; Worst-case tco                                           ; N/A      ;
; Worst-case th                                            ; N/A      ;
; Clock Setup: 'ac_pll:pll0|altpll:altpll_component|_clk0' ; 2.617 ns ;
; Clock Setup: 'ac_pll:pll0|altpll:altpll_component|_clk2' ; 4.588 ns ;
; Clock Hold: 'ac_pll:pll0|altpll:altpll_component|_clk0'  ; 0.539 ns ;
; Clock Hold: 'ac_pll:pll0|altpll:altpll_component|_clk2'  ; 0.658 ns ;
; Total number of failed paths                             ;          ;
+----------------------------------------------------------+----------+

Revision 2.0.7

Features:

  • Added the const_val39 command to support internal TES Bias ramping

Bugs:

  • None so far

Firmware Links

Wiki Links

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